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迄今为止，Rambus DDR5的技术开发主要集中在大容量服务器内存模块(RDIMM)领域，包括寄存器时钟驱动器(RCD)、电源管理芯片(PMIC)、串行检测集线器(SPD Hub)、以及位于DIMM两端的两个独立温度传感器。日前，Rambus将自身在服务器领域的技术进步带到了客户端市场，宣布推出适用于下一代高性能台式电脑和笔记本电脑的DDR5客户端时钟驱动器(CKD)。

CKD的价值

Rambus内存互连芯片业务部门产品营销副总裁John Eble表示，随着速度越来越高，由于电源、感应抖动串扰和通过衰减引起的抖动放大等因素影响，单位比特时间内引入的抖动量也会增加，这使得同步内存接口的时序预算收敛成为一个真正的挑战。

如下图左侧所示，无论是用于台式机和工作站的无缓冲DIMM，还是用于笔记本电脑的 SO-DIMM都没有增强信号完整性的逻辑电路，CPU直接将最多四个差分时钟驱动到 DIMM和该模块上的DRAM集合。但是，时钟源自一个功耗非常大的SoC，其中有很多电源噪声，时钟信号需要逃离密集的CPU引脚区域，穿过主板，向上到达DIMM插槽，再到目标DRAM。

而右侧图中以蓝色突出显示的DDR5客户端时钟驱动器，则是一种信号完整性时序增强芯片。它可以恢复DIMM上各个DRAM的时钟幅度和时序保真度。在单相锁环模式下，CKD接收来自CPU的单个时钟，恢复时钟幅度，通过锁相环(PLL)减少抖动，然后输出四个干净的副本。此外，CKD还取代了从CPU到模块高达4个连接的需求，从而减少了CPU引脚和功耗，简化主板布线。

由于DDR5模块是双通道，因此还存在双锁相环模式(其中DIMM的两半可以彼此独立运行)和时钟锁相环旁路模式，用于向后兼容。Rambus DDR5 CKD和SPD Hub是全新客户端内存接口芯片产品的一部分，也是客户端DIMM的一个关键区别。

业界普遍以6400MT/s为分界线，高于该速率的DIMM被称之为CUDIMM和CSODIMM。CUDIMM概念很大程度上是RDIMM的缩小版本，RDIMM已在服务器中使用多年，不同之处在于RDIMM缓冲时钟信、命令和地址总线信号，而CUDIMM中的CKD只缓冲时钟信号。但CUDIMM的出现将有助于在PC上安装更强大的DDR5 内存，从而使现代AI应用程序能够以足够的带宽和性能运行。

支持最高7200MT/s数据速率的DDR5 DIMM

尽管在4800和5600MT/s数据速率的DDR5客户端内存模块当中不需要CKD芯片，但所有速率高于6400MT/s的客户端模块都需要CKD来缓冲和重新定时时钟，因此全新的DDR5客户端时钟驱动器产品支持高达7200MT/s速度的CUDIMM和 CSODIMM，适用于未来几代客户端设备。

John Eble认为Rambus DDR5 CKD的主要优势之一是超低抖动时钟。正是该方案为 DRAM提供的低随机抖动和低确定性抖动，增加了整个系统时序路径的裕量，这对于实现高速率来说非常重要。

该器件带来的其他优势或价值包括更高振幅的时钟，从而在DRAM上获得更大的电压裕量。CKD可以通过消除CPU中的额外时钟来潜在地降低系统功耗并缓解电路板布线挑战。另外，CKD还包括一个低功耗待机模式和双通道锁相环模式，可以优化系统性能和效率，这对于笔记本电脑系统至关重要。

这些高带宽DIMM将首先引入台式机和笔记本电脑，因其需要最高水平的性能来支持人工智能、游戏和内容创作。同时，Rambus还同步提供针对客户端DIMM的芯片组解决方案，该方案集成了CKD器件和SPD Hub用以满足未来AIPC对内存的全新需求。

在单PLL模式下，CKD将接收一个时钟；在双PLL模式下可接收两个时钟，并根据DRAM容量和配置驱动最多四个高精度输出时钟。CKD 可以通过其 I2C和I3C 边带接口进行配置和拉取，该接口由 SPD Hub进行缓冲。目前，Rambus 正在积极支持多代DDR5 RCD，每一代都与特定的DIMM速度相关联。

“与任何新技术一样，我们看到这些带有CKD的新模块将首先在需要高内存带宽的系统中得到应用。随着支持AI的应用程序的普及以及6400MT/s或更高速度成为主流，PC内存性能要求不断提高，使用CKD的系统数量将伴随时间的推移呈现显著增长的态势。“John Eble说。

根据规划，DDR5的路线图规划了原生DRAM设备最高8400MT/s的数据传输速率。但我们在服务器端看到了一项有趣的突破性技术，即使用多路复用技术来扩展带宽上限，并在每个内存插槽上提供更高的带宽。目前，JEDEC已宣布最新的MRDIMM，它将使用原生DDR5 6400MT/s DRAM设备。通过多路复用，MRDIMM能够将带宽扩展到12.8Gbps。

随着DDR5 DRAM的速度扩展到6400 MT/s以上，相同的多路复用技术可用于进一步提高DIMM内存插槽的带宽。但随着数据速率越来越高，用于维持内存系统同步操作的可用时序预算会越来越小，因此，时序精度需要在绝对规模上继续提高。

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